RAM 7.0 Betriebsanweisung Seite 54
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Bewertet. / 5. Basierend auf Kundenbewertungen
LogiCORE IP Block Memory Generator v6.1
54 www.xilinx.com DS512 March 1, 2011
Product Specification
Device Utilization and Performance Benchmarks
Smaller Primitive Configurations in Spartan-6
The introduction of the new 9K primitive in Spartan-6 results in smaller memory configurations: 8kx1,
4kx2, 2kx4, 1kx9, 512x18 and 256x36 (this primitive is only supported in SP and SDP configurations). In
previous Spartan families, extra-wide configurations were only supported in Single Port memory
configurations. The 9K primitive, RAMB8BWER, allows the primitive to be configured in either the
TDP or the SDP mode. The presence of the SDP mode of operation allows the extra-wide 256x36
configuration, even for Simple Dual Port memory configurations.
Table 12: Resource utilization for Spartan-6 Devices (XC6SLX25T-2CSG324)
(1)
(2)
1. Uses Fixed Primitive Algorithm (Primitive Configuration is 512x36).
2. Memory type is SDP.
Depth x
Width
Mode
Check
Bits
Resource Utilization
(3)
3. No register stage.
Performance
(4)
4. Uses Memory Core Output Register.
Block
RAMs
(52)
Slice LUTs
(15032)
Slice Register
(30064)
Max Freq
(MHz)
1Kx8
W/o ECC 2 4 0 221
With ECC 5 2 27 0 187
1Kx16
W/o ECC 2 8 0 219
With ECC 6 2 61 0 201
1Kx32
W/o ECC 2 16 0 209
With ECC 7 4 120 0 161
1Kx64
W/o ECC 4 32 0 200
With ECC 8 4 231 0 121
Table 13: : Resource utilization for Virtex-6 Devices (XC6VLX75T-2FF784)
(1)
(2)
1. Uses Fixed Primitive Algorithm (Primitive Configuration is 1Kx36).
2. Memory type is SDP.
Depth x
Width
Mode
Check
Bits
Resource Utilization
(3)
3. No register stage.
Performance
(4)
4. Uses Memory Core Output Register.
Block
RAMs
(52)
Slice LUTs
(15032)
Slice Register
(30064)
Max Freq
(MHz)
1Kx8
W/o ECC 1 0 0 387
With ECC 5 1 24 0 385
1Kx16
W/o ECC 1 0 0 391
With ECC 6 1 57 0 379
1Kx32
W/o ECC 1 0 0 386
With ECC 7 2 112 0 350
1Kx64
W/o ECC 2 0 0 370
With ECC 8 2 218 0 291
- LogiCORE IP Block 1
- Memory Generator v6.1 1
- Features 2
- Overview 3
- Applications 3
- Supported Devices 3
- Memory Types 4
- $;,0DVWHU 8
- :ULWH&KDQQHOV 8
- $;,0DVWHU 8
- 5HDG&KDQQHOV 8
- Product Specification 10
- AXI4 Wrap Burst Support 12
- X-Ref Target - Figure 14 14
- AXI4 Unaligned Transactions 16
- Configurable Width and Depth 17
- Throughput & Performance 18
- Selectable Port Aspect Ratios 18
- Optional Output Register 18
- Optional Pipeline Stages 19
- Simulation Models 19
- Memory Type 19
- Selectable Memory Algorithm 22
- Fixed Primitive Algorithm 23
- Selectable Width and Depth 25
- X-Ref Target - Figure 26 26
- X-Ref Target - Figure 27 26
- X-Ref Target - Figure 30 28
- Collision Behavior 30
- ADDRA = ADDRB = 0 31
- DOUTB is shown for when port 31
- Optional Output Registers 32
- REGCE pin, the last output 36
- EN signal 36
- Optional Set/Reset Pins 37
- Memory Output Flow Control 37
- Disabled ReadReset When 38
- Read No Reset 38
- When EN=’0’ 38
- Operation 39
- ReadReset Read Reset 39
- Asynchronous Reset 41
- 1111 2222 45
- X-Ref Target - Figure 48 48
- Signal Lists 56
- AXI4-Interface Signals 57
- Name Direction Description 58
- AXI4-Lite Interface Signals 60
- ENA pin available) 67
- ENB pin available) 67
- Block RAM Usage 73
- Examples 77
- Output Registers 78
- Aspect Ratios 80
- Algorithm 81
- Low Power Designs 84
- Auto Upgrade Feature 86
- X-Ref Target - Figure 62 87
- Configurations 96
- Core Output Registers 97
- Port A or Port B 100
- Output of Memory Core Enabled 111
- References 116
- Support 117
- Ordering Information 117
- Revision History 117
- Notice of Disclaimer 118
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