RAM 8.0 BUX II Series Betriebsanweisung Seite 72

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72 www.xilinx.com 7 Series FPGAs Memory Resources
UG473 (v1.11) November 12, 2014
Chapter 3: Built-in Error Correction
Block RAM and FIFO ECC Primitive
Figure 3-2 shows the block RAM (RAMB36E1) ECC primitive. Only the RAMB36E1 in SDP
mode supports ECC.
X-Ref Target - Figure 3-2
Figure 3-2: RAMB36E1 SDP Mode: Block RAM ECC
SBITERR
DI[31:0]
WRADDR[8:0]
RDADDR[8:0]
WRCLK
DIP[3:0]
DI[63:32]
DIP[7:4]
ECCPARITY[7:0]
ECCPARITY
DBITERR
SBITERR
DBITERR
RDADDRECC[8:0]
RDADDRECC
DO[31:0]
DOP[3:0]
DO[63:32]
DOP[7:4]
WREN
RDEN
REGCE
RDCLK
UG473_c3_02_011414
RAMB36E1
INJECTSBITERR
INJECTDBITERR
INJECTSBITERR
INJECTDBITERR
DOPADOP
DOPBDOP
DIADI
DIPADIP (Decode Only)
ADDRARDADDR
WEA
ENARDEN
RSTREGARSTREG
CLKARDCLK
DOADO
DOBDO
RSTRAMARSTRAM
REGCEAREGCE
DIBDI
DIPBDIP
ADDRBWRADDR
WEBWE
ENBWREN
RSTREGB
RSTRAMB
REGCEB
CLKBWRCLK
32
4
9
4
32
4
32
4
32
4
9
8
8
9
CASCADEOUTA
(NC)
CASCADEOUTB
(NC)
CASCADEINA
(NC)
CASCADEINB
(NC)
(Standard or
Encode Only)
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