RAM 8.0 BUX II Series Betriebsanweisung Seite 21
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7 Series FPGAs Memory Resources www.xilinx.com 21
UG473 (v1.11) November 12, 2014
Additional Block RAM Features in 7 Series Devices
Cascadable Block RAM
In the 7 series FPGAs block RAM architecture, two 32K x 1 RAMs can be combined to form
one 64K x 1 RAM without using local interconnect or additional CLB logic resources. Any
two adjacent block RAMs can be cascaded to generate a 64K x 1 block RAM. Increasing the
depth of the block RAM by cascading two block RAMs is available only in the 64K x 1
mode. Further information on cascadable block RAM is described in the Additional
RAMB18E1 and RAMB36E1 Primitive Design Considerations section. For other wider
and/or deeper sizes, consult the Creating Larger RAM Structures section. Figure 1-7
shows the block RAM with the appropriate ports connected in the Cascadable mode.
Byte-Wide Write Enable
The byte-wide write enable feature of the block RAM allows writing eight-bit (one byte)
portions of incoming data. There are four independent byte-wide write enable inputs to
the RAMB36E1 true dual-port RAM. There are eight independent byte-wide write enable
inputs to block RAM in simple dual-port mode (RAMB36E1 in SDP mode). Table 1-5
summarizes the byte-wide write enables for the 36Kb and 18Kb block RAM. Each
byte-wide write enable is associated with one byte of input data and one parity bit. All
byte-wide write enable inputs must be driven in all data width configurations. This feature
is useful when using block RAM to interface with a microprocessor. Byte-wide write
WRCLK Write Data Clock
WREN Write Port Enable
Notes:
1. Block RAM primitive port names can be different from the port function names.
Table 1-4: Simple Dual-Port Functions and Descriptions (Cont’d)
Port Function Description
X-Ref Target - Figure 1-7
Figure 1-7: Cascadable Block RAM
DO
Not Used
DI
DI
CASCADEIN
Connect to logic High or Low
CASCADEOUT
(No Connect)
A[14:0]
WE
DO
A15
A15
A[14:0]
DO
DI
DI
A[14:0]
WE
DO
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
A15
A15
A[14:0]
WE[3:0]
WE[3:0]
Interconnect
Block RAM
RAM_EXTENSION =
UPPER(0)
RAM_EXTENSION =
LOWER(1)
0
1
0
1
0
1
0
1
UG473_c1_07_040411
CASCADEIN of Top
CASCADEOUT of Bottom
Optional
Output FF
Optional
Output FF
- 7 Series FPGAs 1
- Memory Resources 1
- Revision History 2
- RCCK_RST 3
- RCKC_RST 3
- RREC_RST 3
- RREM_RST 3
- Table of Contents 5
- About This Guide 9
- Additional Support Resources 10
- Block RAM Resources 11
- Block RAM Introduction 13
- UG473_c1_01_052610 15
- Read Operation 16
- Write Operation 16
- Write Modes 16
- NO_CHANGE Mode 17
- Conflict Avoidance 18
- Optional Output Registers 19
- Simple Dual-Port Block RAM 20
- Cascadable Block RAM 21
- Byte-Wide Write Enable 21
- RAMB36E1 TDP mode 36 4 22
- RAMB36E1 SDP mode 72 8 22
- RAMB18E1 TDP mode 18 2 22
- RAMB18E1 SDP mode 36 4 22
- Block RAM Library Primitives 23
- Block RAM Port Signals 26
- Set/Reset 27
- Cascade In 29
- Block RAM Address Mapping 30
- Block RAM Attributes 31
- Read Width - READ_WIDTH_[A 33
- Avoidance, page 18 34
- Considerations 35
- Block RAM Applications 37
- Block RAM 38
- Register 38
- Block RAM Timing Model 39
- RCCK_REGCE 40
- RCKC_REGCE 40
- RCKO_DO_REG 40
- Clock Event 1 41
- Clock Event 2 41
- Clock Event 4 41
- Stacked Silicon Interconnect 43
- Built-in FIFO Support 45
- Synchronous FIFO 46
- FIFO Primitives 48
- UG473_c2_04_052610 49
- Standard Mode 51
- UG473_c2_05_052610 51
- Empty Flag 52
- Almost Empty Flag 52
- Read Error Flag 52
- Full Flag 53
- Write Error Flag 53
- Almost Full Flag 53
- FIFO Timing Characteristics 58
- EMPTY Signal 59
- RCCK_WREN 60
- RCKO_AFULL 60
- RCKO_FULL 60
- RCKO_WRERR 61
- RCCK_RDEN 61
- FIFO Applications 64
- UG473_c2_11_052610 65
- 512 x 144 FIFO 66
- UG473_c2_12_052610 66
- UG473_c2_13_052610 67
- Built-in Error Correction 69
- ECC Modes 70
- UG473_c3_01_052610 71
- RAMB36E1 72
- UG473_c3_03_052610 73
- FIFO36E1 73
- ECC Modes of Operation 76
- UG473_c3_06_100610 78
- UG473_c3_07_070110 78
- Standard ECC 79
- Standard ECC Write 80
- Standard ECC Read 80
- Set by Attributes 80
- ECC Encode-Only Write 80
- ECC Encode-Only Read 81
- DO_REG = 0 82
- DO_REG = 1 82
- Encode-Only ECC Write Timing 83
- Encode-Only ECC Read Timing 83
- Decode-Only ECC Write Timing 83
- Decode-Only ECC Read Timing 83
- RCKO_PARITY_ECC 85
- RCKO_SBIT_ECC 85
- RCKO_SBIT_ECC_REG 85
- RCKO_DBIT_ECC 85
- RCKO_DBIT_ECC_REG 85
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