RAM 8.0 BUX II Series Betriebsanweisung Seite 14
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Bewertet. / 5. Basierend auf Kundenbewertungen
14 www.xilinx.com 7 Series FPGAs Memory Resources
UG473 (v1.11) November 12, 2014
Chapter 1: Block RAM Resources
Embedded dual- or single-port RAM modules, ROM modules, synchronous FIFOs, and
data width converters are implemented using the Xilinx CORE Generator™ block memory
modules. Dual-clock FIFOs can be generated using the CORE Generator FIFO Generator
module. The synchronous or asynchronous (dual-clock) FIFO implementation does not
require additional CLB resources for the FIFO control logic because it uses dedicated
hardware resources.
XC7K70T 135 4 40
(1)(2)
XC7K160T 325 7 50
(1)(2)
XC7K325T 445 7 70
(1)(2)
XC7K355T 715 12 60
(2)
XC7K410T 795 12 70
(1)(2)
XC7K420T 835 12 80
(2)(4)
XC7K480T 955 12 80
(2)
XC7V585T 795 9 90
(2)
XC7V2000T 1,292 11 120
(2)(5)(6)
XC7VX330T 750 11 70
(7)
XC7VX415T 880 15 60
(7)
XC7VX485T 1,030 15 70
(2)
XC7VX550T 1,180 15 100
(4)(7)
XC7VX690T 1,470 15 100
(7)
XC7VX980T 1,500 17 90
(7)
XC7VX1140T 1,880 16 120
(5)(6)(7)
XC7VH580T 940 16 60
(7)
XC7VH870T 1,410 16 90
(7)
Notes:
1. The right side column contains GTP/GTX Quads that displace ten block RAM blocks in that column per GTP/GTX Quad.
2. The column containing Gen1/Gen2 interface blocks for PCI Express® displaces five block RAM blocks per interface block for
PCI Express. Block RAM blocks cannot be cascaded across interface blocks for PCI Express.
3. The four center block RAM columns contain GTP Quads that displace ten block RAM blocks in those columns per GTP Quad.
4. The total block RAM block count is limited by software.
5. The block RAM column on the left side of the device has two less block RAM blocks per super logic region (SLR).
6. There are thirty 36 Kb block RAM blocks per column in each SLR.
7. The column containing Gen3 interface blocks for PCI Express displaces ten block RAM blocks per interface block for PCI Express.
Block RAM blocks cannot be cascaded across interface blocks for PCI Express.
Table 1-2: Block RAM Resources in 7 Series Devices (Cont’d)
Device
Total 36 Kb Block RAM
Blocks per Device
Number of 36 Kb Block RAM
Columns per Device
Number of 36 Kb Block RAM
Blocks per Column
- 7 Series FPGAs 1
- Memory Resources 1
- Revision History 2
- RCCK_RST 3
- RCKC_RST 3
- RREC_RST 3
- RREM_RST 3
- Table of Contents 5
- About This Guide 9
- Additional Support Resources 10
- Block RAM Resources 11
- Block RAM Introduction 13
- UG473_c1_01_052610 15
- Read Operation 16
- Write Operation 16
- Write Modes 16
- NO_CHANGE Mode 17
- Conflict Avoidance 18
- Optional Output Registers 19
- Simple Dual-Port Block RAM 20
- Cascadable Block RAM 21
- Byte-Wide Write Enable 21
- RAMB36E1 TDP mode 36 4 22
- RAMB36E1 SDP mode 72 8 22
- RAMB18E1 TDP mode 18 2 22
- RAMB18E1 SDP mode 36 4 22
- Block RAM Library Primitives 23
- Block RAM Port Signals 26
- Set/Reset 27
- Cascade In 29
- Block RAM Address Mapping 30
- Block RAM Attributes 31
- Read Width - READ_WIDTH_[A 33
- Avoidance, page 18 34
- Considerations 35
- Block RAM Applications 37
- Block RAM 38
- Register 38
- Block RAM Timing Model 39
- RCCK_REGCE 40
- RCKC_REGCE 40
- RCKO_DO_REG 40
- Clock Event 1 41
- Clock Event 2 41
- Clock Event 4 41
- Stacked Silicon Interconnect 43
- Built-in FIFO Support 45
- Synchronous FIFO 46
- FIFO Primitives 48
- UG473_c2_04_052610 49
- Standard Mode 51
- UG473_c2_05_052610 51
- Empty Flag 52
- Almost Empty Flag 52
- Read Error Flag 52
- Full Flag 53
- Write Error Flag 53
- Almost Full Flag 53
- FIFO Timing Characteristics 58
- EMPTY Signal 59
- RCCK_WREN 60
- RCKO_AFULL 60
- RCKO_FULL 60
- RCKO_WRERR 61
- RCCK_RDEN 61
- FIFO Applications 64
- UG473_c2_11_052610 65
- 512 x 144 FIFO 66
- UG473_c2_12_052610 66
- UG473_c2_13_052610 67
- Built-in Error Correction 69
- ECC Modes 70
- UG473_c3_01_052610 71
- RAMB36E1 72
- UG473_c3_03_052610 73
- FIFO36E1 73
- ECC Modes of Operation 76
- UG473_c3_06_100610 78
- UG473_c3_07_070110 78
- Standard ECC 79
- Standard ECC Write 80
- Standard ECC Read 80
- Set by Attributes 80
- ECC Encode-Only Write 80
- ECC Encode-Only Read 81
- DO_REG = 0 82
- DO_REG = 1 82
- Encode-Only ECC Write Timing 83
- Encode-Only ECC Read Timing 83
- Decode-Only ECC Write Timing 83
- Decode-Only ECC Read Timing 83
- RCKO_PARITY_ECC 85
- RCKO_SBIT_ECC 85
- RCKO_SBIT_ECC_REG 85
- RCKO_DBIT_ECC 85
- RCKO_DBIT_ECC_REG 85
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