RAM 8.0 BUX II Series Betriebsanweisung Seite 22
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22 www.xilinx.com 7 Series FPGAs Memory Resources
UG473 (v1.11) November 12, 2014
Chapter 1: Block RAM Resources
enable is not available in the dual-clock FIFO or ECC mode. Byte-wide write enable is
further described in the Additional RAMB18E1 and RAMB36E1 Primitive Design
Considerations section. Figure 1-8 shows the byte-wide write-enable timing diagram for
the RAMB36E1.
When the RAMB36E1 is configured for a 36-bit or 18-bit wide datapath, any port can
restrict writing to specified byte locations within the data word. If configured in
READ_FIRST mode, the DO bus shows the previous content of the whole addressed word.
In WRITE_FIRST mode, DO shows a combination of the newly written enabled byte(s),
and the initial memory contents of the unwritten bytes.
Block RAM Error Correction Code
Both block RAM and FIFO implementations of the 36 Kb block RAM support a 64-bit Error
Correction Code (ECC) implementation. The code is used to detect single and double-bit
errors in block RAM data read out. Single-bit errors are then corrected in the output data.
Power Gating of Unused Block RAMs
7 series devices power down unused/uninstantiated block RAM blocks at an 18Kb
granularity. Power gating is enabled on every 18Kb block that is not instantiated in the
design to save power. Power-gated 18Kb blocks are not initialized during configuration
and cannot be read back through the configuration interface. Unlike previous FPGA
families, a valid bitstream is required for configuration and readback. Blank bitstreams are
Table 1-5: Available Byte-Wide Write Enables
Primitive Maximum Bit Width Number of Byte-Wide Write Enables
RAMB36E1 TDP mode 36 4
RAMB36E1 SDP mode 72 8
RAMB18E1 TDP mode 18 2
RAMB18E1 SDP mode 36 4
X-Ref Target - Figure 1-8
Figure 1-8: Byte-wide Write Operation Waveforms (x36 WRITE_FIRST)
CLK
WE
DI
ADDR
DO
EN
Disabled Read
XXXX 1111 2222
1111 0011
XXXX
aa bb bb cc
0000 MEM(aa) 1111 1122 MEM(cc)
ReadWrite
MEM(bb)=1111
Byte Write
MEM(bb)=1122
UG473_c1_08_052610
- 7 Series FPGAs 1
- Memory Resources 1
- Revision History 2
- RCCK_RST 3
- RCKC_RST 3
- RREC_RST 3
- RREM_RST 3
- Table of Contents 5
- About This Guide 9
- Additional Support Resources 10
- Block RAM Resources 11
- Block RAM Introduction 13
- UG473_c1_01_052610 15
- Read Operation 16
- Write Operation 16
- Write Modes 16
- NO_CHANGE Mode 17
- Conflict Avoidance 18
- Optional Output Registers 19
- Simple Dual-Port Block RAM 20
- Cascadable Block RAM 21
- Byte-Wide Write Enable 21
- RAMB36E1 TDP mode 36 4 22
- RAMB36E1 SDP mode 72 8 22
- RAMB18E1 TDP mode 18 2 22
- RAMB18E1 SDP mode 36 4 22
- Block RAM Library Primitives 23
- Block RAM Port Signals 26
- Set/Reset 27
- Cascade In 29
- Block RAM Address Mapping 30
- Block RAM Attributes 31
- Read Width - READ_WIDTH_[A 33
- Avoidance, page 18 34
- Considerations 35
- Block RAM Applications 37
- Block RAM 38
- Register 38
- Block RAM Timing Model 39
- RCCK_REGCE 40
- RCKC_REGCE 40
- RCKO_DO_REG 40
- Clock Event 1 41
- Clock Event 2 41
- Clock Event 4 41
- Stacked Silicon Interconnect 43
- Built-in FIFO Support 45
- Synchronous FIFO 46
- FIFO Primitives 48
- UG473_c2_04_052610 49
- Standard Mode 51
- UG473_c2_05_052610 51
- Empty Flag 52
- Almost Empty Flag 52
- Read Error Flag 52
- Full Flag 53
- Write Error Flag 53
- Almost Full Flag 53
- FIFO Timing Characteristics 58
- EMPTY Signal 59
- RCCK_WREN 60
- RCKO_AFULL 60
- RCKO_FULL 60
- RCKO_WRERR 61
- RCCK_RDEN 61
- FIFO Applications 64
- UG473_c2_11_052610 65
- 512 x 144 FIFO 66
- UG473_c2_12_052610 66
- UG473_c2_13_052610 67
- Built-in Error Correction 69
- ECC Modes 70
- UG473_c3_01_052610 71
- RAMB36E1 72
- UG473_c3_03_052610 73
- FIFO36E1 73
- ECC Modes of Operation 76
- UG473_c3_06_100610 78
- UG473_c3_07_070110 78
- Standard ECC 79
- Standard ECC Write 80
- Standard ECC Read 80
- Set by Attributes 80
- ECC Encode-Only Write 80
- ECC Encode-Only Read 81
- DO_REG = 0 82
- DO_REG = 1 82
- Encode-Only ECC Write Timing 83
- Encode-Only ECC Read Timing 83
- Decode-Only ECC Write Timing 83
- Decode-Only ECC Read Timing 83
- RCKO_PARITY_ECC 85
- RCKO_SBIT_ECC 85
- RCKO_SBIT_ECC_REG 85
- RCKO_DBIT_ECC 85
- RCKO_DBIT_ECC_REG 85
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